基於Astro工具的ASIC時序分析
發表於 2008-7-6 18:02:23
圖1 簡單的同步系統 [b]解決時鍾偏斜的常用方法 [/b] 時鍾偏斜是不可避免的，關鍵問題是一個系統能夠容忍多大的時鍾偏斜。通常，可允許的時鍾偏斜是由系統要求和工藝參數（例如時鍾緩衝器與寄存器的延時）來決 定的。設計思路不同，得到的時鍾偏斜也不一樣。用標準單元方法設計的電路通常要比全定製電路的時鍾偏斜大一些。一般而言，一個系統中的流水線級越多，則由 於時鍾偏斜導致功能錯誤的可能性越大。 在ASIC設計中，解決時鍾偏斜的方法很多。比如：按與數據流相反的方向來分佈時鍾走線；控制時鍾的非交迭時間來消除時鍾偏斜；通過分析時鍾分佈網絡來保 證時鍾偏斜在合理的範圍內等。 上面3種方法中最好的是通過分析時鍾網絡來保證合理的時鍾偏斜。設計人員可以通過調整一些參數來控制時鍾分佈網絡，以達到較好的效果。可調整的參數包括時 鍾網絡的互連材料、時鍾分佈網絡的形狀、時鍾驅動和所用的緩衝配置、時鍾線上的負載（扇出）、時鍾的上升和下降時間等。總之，時鍾分佈網絡的目的就是使與 時鍾信號相連的功能子模塊的互連線大致等長。 [b]Astro工具的使用 [/b] Syno ys公司的Astro是在ASIC設計中流行的後端物理實現工具,是深亞微米芯片設計進行設計優化、佈局、布線、計算時延的設計環境。 Astro可以滿足5千萬門、GHz時鍾頻率、採用0.10um及以下工藝SoC設計的工程和技術需求，其基本流程如下： 1. 讀入網表，用晶圓廠提供的標準單元庫、Pad庫以及宏模塊庫進行映射； 2. 預佈局，規定芯片的大致面積、引腳位置以及宏單元位置等粗略的佈局信息； 3. 讀入時序約束文件，設置好時序建立的菜單，為後面進行時序驅動的佈局布線做準備； 4. 詳細佈局，力求使布線階段能順利滿足布線布通率100%的要求和時序要求； 5. 時鍾樹綜合，為了降低時鍾樹偏斜而產生由許多驅動單元組成的時鍾樹； 6. 布線，先對電源線和時鍾信號布線，然後對信號線布線，目標是最大程度地滿足時序； 7. 為滿足設計規則從而能成功製造出芯片而做的修補工作，如填充一些dummy單元等。 上面7個步驟是Astro設計的基本流程，下面針對設計中的時序偏斜對第5部分時鍾樹綜合進行重點分析。 時鍾樹綜合是時序優化處理中最重要的一步。時鍾樹綜合的目的是為了減小時鍾偏斜和傳輸延遲，通常是將最重要的時鍾放到最後來綜合，這是因為前面綜合的時鍾 可能會因後面插入的緩衝器而受到影響。這些緩衝器在芯片內部應均勻分佈，力求使時鍾偏斜和傳輸延遲保持在設計範圍之內。 時鍾樹綜合解決時鍾偏斜的一般方法是：通過分析時鍾線路延遲，在時鍾樹中插入不同尺寸不同驅動能力的緩衝器以改變時鍾信號到達觸發器的延時，使時鍾信號能 在同一時間到達各個觸發器，讓時鍾偏斜近似為零。用這種方法可以使電路儘可能不受時鍾偏斜的影響，而正確工作。時鍾樹綜合對話框和做完時鍾樹優化後常見的 時鍾樹結構模型如圖2所示。 
圖2 CTS對話框和生成的時鍾樹模型 在進行完時鍾樹綜合與優化之後，可得到電路的時鍾樹偏斜報告，報告包括全局偏斜（global skew），局部偏斜（local skew）和有用偏斜（useful skew）。此時的時序應為正，否則還要進行繼續優化。 結語 對於複雜的同步系統而言，創建時序拓撲並進行時序分析是保證ASIC設計成功的基本因素。解決時鍾偏斜的方法很多，主要目的是將時鍾偏斜的影響降到最低。 其實時鍾偏斜並非總是給電路帶來負面影響，我們還可以利用它來改進電路的時序，使電路工作在最優性能。 參考文獻 1 Steve Furber. ARM SoC 體系結構[M] . 田澤譯. 北京:北京 航空航天大學出版社,2003. 2 Syno ys．Syno ys Astro user guide, Clock Tree Synthesis and Clock Tree 3 Optimizatio , V-2004.06 4 潘松,黃繼業. EDA 技術實用教程,北京,科學出版社,2002 5 D. Harris, M. Horowitz, and D. Liu, 「Timing analysis including clock skew,」 IEEE Tra . Comput.-Aided Design, vol. 18, no. 11, Nov. 1999. 6 E. G. Friedman, Clock Distribution Networks in VLSI Circuits and Systems.New York: IEEE, 1995 
